不同時鐘技術的成本相對優點，SYSCLK系統時鐘產生方法：基本的“無裝飾”晶體振蕩器利用一個石英晶體，并與簡單的電路一起使用晶體的基本模式，并創建一個方波輸出。這種體系結構為以下方面提供了最佳性能峰峰值和均方根抖動，通常在最高50Mhz的頻率下最具成本效益。達到更高抖動最低的頻率，這種技術被稱為高頻基波(“HFF”)已使用。可以使晶體以其泛音模式之一振動，該模式出現在的奇數倍數附近基本共振頻率。這種晶體被稱為第三、第五、第七等泛音(“OT”)晶體。為了實現這一點，振蕩器電路通常包括額外的設計元素來選擇所需的泛音。與此相關的是，使晶體在其第三泛音上工作以達到高達3x50Mhz頻率的架構= 在典型應用中，可以有效地執行150Mhz。

更高泛音的操作需要更復雜的電路，一些振蕩器公司正在努力增加石英晶體基頻和三次泛音共振技術，以支持例如10Gb光纖 70.8333Mhzx3=212.500Mhz的通道。這些努力的重點是提供最低的抖動主時鐘性能，這是數據總線速度不斷提高所需要的。盡管如此，這項技術仍處于高級階段并且不容易從所有石英晶體振蕩器供應商處獲得。 另一種已經成功應用的技術是集成整數乘法器。在這些設備中 通過將輸入信號鎖定到集成電壓控制振蕩器來提高頻率， 晶體頻率的整數倍(2x、3x、4x等),然后二進制分頻至所需的工作頻率。可以采用的另一種方法是諧波乘法。這在技術上是相似的與晶體泛音利用的區別在于晶體振蕩器(不是晶體)的輸出信號是乘以整數值。除了電路集成中的損耗和其他折衷之外，與直接(即泛音模式的晶體基波)頻率產生相比，抖動性能惡化了20LogN倍(其中N是整數乘法因子)。 因此，盡管基頻、泛音和/或諧波頻率生成是可能的，但是這些技術通常與集成整數乘法相比，其成本和復雜性令人望而卻步， 抖動要求。為了避免任何不必要的成本溢價，設計師需要關注的是設計余量是計算輸出信號抖動的特定帶寬。

利用的第三種技術被稱為集成“分數N”乘法器。這是頻率輸入信號幾乎可以轉換成任何其它頻率，無論是否與整數相關。例如，25Mhz晶體頻率可以通過25.78125的小數乘法轉換為644.53125Mhz。由于超出本文預期目的和深度的原因，這將導致最高量的信號抖動。一樣的，它對于某些系統來說已經足夠了，并且在215Mhz以上的頻率上使用是最經濟有效的。

晶體振蕩器輸出邏輯：在前一部分中，我們討論了產生CLK的方法及其對抖動性能的影響。無論如何無論實現架構是基頻還是泛音晶體、N倍頻器還是小數N倍頻器，晶體振蕩器還包含符合現有邏輯技術的輸出驅動器。輸出的具體類型邏輯兼容性可以是低壓CMOS (LVCMOS)、低壓正電源發射極耦合邏輯(LVPECL)， 低壓差分信號(LVDS)和/或高速電流導引邏輯(HCSL)。輸出邏輯類型為主要涉及內處理設備的輸出頻率和/或邏輯接口的通用性給定應用程序類型。例如，PCIe系統時鐘的主要邏輯類型是HCSL。 石英晶體振蕩器輸出邏輯兼容性通常滯后處理設備邏輯開發6到12個月，并且有時甚至更久。在此期間使用邏輯翻譯器。這方面的一個例子是最小轉換差分信號(TMDS)。TMDS在系統設計的一些應用中被采用(例如:HDMI ),但是目前不能作為晶體振蕩器輸出邏輯的選擇。輸出邏輯類型的重要性在于 將晶體振蕩器(以及任何額外的輸出轉換器件)連接到處理設備。通常，通過“眼圖”轉換時間(如上升/下降時間)最快的邏輯類型 將導致最低的接口抖動。

選擇最佳CLK發源設備：不考慮性能規格、規格要求或使用的特定PHY芯片組/執行方法，最重要的規格是實施的成本效益。所有商業和工業滿足所有性能要求但總成本高于市場要求的系統沒有價值。 所有優質晶體振蕩器提供商都在抖動生成規范中包含一定量的保護頻帶，它們在其數據手冊中發布。由于系統設計人員也有充分的理由在他們要求的規格中包含一定量的保護帶，因此與一家聲譽良好的晶體振蕩器制造商合作可能會產生雙重保護帶因此解決方案的成本過高。為了幫助指定合適的晶體振蕩器過多的保護頻帶和成本，顯示了當今最流行的數據/通信應用。 在Pletronics，我們提供包含上述每項技術的解決方案:高頻晶體基波，泛音、整數N和小數N。每種產品的執行都是為了向客戶提供最性價比高。列出了當今最流行的串行數據協議所采用的技術。包含可在系統設計物料清單上調出的具體零件號 對于每一個。與任何市場領先的公司一樣，Pletronics產品也在不斷發展，以使我們的客戶保持競爭優勢。